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vhdl語言范文第1篇

關(guān)鍵詞：vhdl；FPGA；數(shù)字搶答器

引言

VHDL的英文全名Very-High-Speed Integrated Circuit Hardware Description Language，被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。它被公認(rèn)有眾多優(yōu)點(diǎn)，如設(shè)計(jì)靈活、支持廣泛、易于修改，獨(dú)立于器件設(shè)計(jì)。

VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式、描述風(fēng)格以及語法是十分類似于一般的計(jì)算機(jī)高級語言

搶答器在各種知識競賽和娛樂活動有著非常廣泛的應(yīng)用，實(shí)用功能強(qiáng)大的VHDL語言來發(fā)開搶答器具有方便快捷，穩(wěn)定可靠的特點(diǎn)，非常適合。

1、設(shè)計(jì)要求

1.1四人參加智力競賽；

1.2當(dāng)按下選手面前的搶答按鈕時，相應(yīng)的燈亮，且主持人處的指示燈亮，指示已有人申請回答問題；

1.3顯示屏上出現(xiàn)選手的號碼， 并且開始100s倒計(jì)時，若選手在100s內(nèi)還沒有給出答案，喇叭聲將響起，提示該選手回答失?。?/p>

1.4一輪搶答完成后，主持人按動復(fù)位鍵，開始下一輪回答

2、系統(tǒng)的VHDL設(shè)計(jì)

本文采用最大的PLD生產(chǎn)廠商altera公司的可編程邏輯器件，芯片型號為FLEX 84-4。

本文開發(fā)軟件為MAX+PLUSII，總的電路系統(tǒng)圖如下：

  下文是該數(shù)字電路系統(tǒng)的關(guān)鍵子模塊及VHDL代碼：

模塊一：實(shí)現(xiàn)選手按鍵信號的或操作c1

模塊二：在每次電路時鐘信號clk的上升沿實(shí)現(xiàn)“q1

  模塊三：當(dāng)cp信號上升沿時，q端置高電平，代表其中有選手了回答。當(dāng)主持人按下clr按鈕將其置零時，q端置低電平，系統(tǒng)復(fù)位。部分代碼如下：

  if clr='0' then --清零

  q

  elsif cp'event and cp='1' then 

    q

模塊四：實(shí)現(xiàn)從選手按鍵號碼到對應(yīng)二進(jìn)制數(shù)的轉(zhuǎn)換，運(yùn)用VHDL的”case”語句編程，部分代碼如下：

  tmp:=d1&d2&d3&d4;    case tmp is

  when""0111""=>qq

  when""1101""=>qq

  模塊五：實(shí)現(xiàn)接收到搶答信號后的99s倒計(jì)時，倒計(jì)時時間到則發(fā)出一個發(fā)聲命令。 主要運(yùn)用了循環(huán)思想編程，部分代碼如下：

  if clk'event and clk='1'then

  if en='1'then    --開始計(jì)數(shù)

    if ll=0 and hh=0 then

    sound

      elsif ll=0 then

    ll:=""1001"";

    hh:=hh-1;

  else

    ll:=ll-1;

  end if;

  else        --en=0,主持人按下按鈕后

            sound

  hh:=""1001"";

  ll:=""1001"";

  end if; end if;

  h

模塊六（連接模塊）：此模塊實(shí)現(xiàn)以上各模塊的引腳通訊，使它們配合工作，達(dá)到預(yù)期的電路功能。編程使用了VHDL的”component “功能，簡便易懂，穩(wěn)定可靠，部分代碼如下：

signal one,two,three,four,five,six,seven,eight:std_logic;

begin

u1:a port map(d1,d2,d3,d4,one);

u2:feng port map(one,host,two);

u3:lockb port map(d1,d2,d3,d4,two,host,three,four,five,six,seven);

u4:change port map(three,four,five,six,dis);

u5:count port map(clk,seven,t1,t2,eight);

u6:b port map(seven,eight,sound);

  f1

f2

f3

f4

end lianjie_arc;

3、結(jié)論以及結(jié)果說明

仿真圖（總系統(tǒng)）:

說明：1：四人（d1,d2,d3,d4）參加智力競賽；

2：當(dāng)按下選手面前的搶答按鈕時（輸入高電平），相應(yīng)的燈亮(f1,f2,f3,f4輸出高電平)，且主持人處的指示燈亮，指示已有人申請回答問題；

3：顯示屏上出現(xiàn)選手的號碼(dis輸出對應(yīng)數(shù)字)， 并且開始100s倒計(jì)時，若選手在100s內(nèi)還沒有給出答案，喇叭聲將響起（sound輸出高電平），提示該選手回答失敗；

4：一輪搶答完成后，主持人按動復(fù)位鍵（host輸入低電平），所有數(shù)都清零，開始下一輪回答

符合設(shè)計(jì)要求。

參考文獻(xiàn)：

[1]羅苑棠.CPLD/FPGA常用模塊與綜合系統(tǒng)設(shè)計(jì)實(shí)例精講[M].北京：電子工業(yè)出版社，2007.

vhdl語言范文第2篇

關(guān)鍵詞：VHDL；CPLDCPU

中圖分類號：TP312 文獻(xiàn)標(biāo)識碼：B文章編號：1009-9166（2008）33（c）-0049-01

CPU因其在各大系統(tǒng)中處于核心位置而在硬件電路設(shè)計(jì)中備受關(guān)注，但因其結(jié)構(gòu)復(fù)雜，所涉專業(yè)背景多而不被一般人掌握。CPU設(shè)計(jì)極具代表性，雖發(fā)展日新月異，但就其基本原理而言大同小異。VHDL語言是符合IEEE標(biāo)準(zhǔn)的當(dāng)今世界最為流行的硬件描述語言。下文通過對CPU結(jié)構(gòu)模型的簡化，依托綜合實(shí)驗(yàn)平臺，所描述的簡易4位CPU，能實(shí)現(xiàn)加、減、乘、移位等操作。

一、系統(tǒng)功能設(shè)計(jì)。精簡CPU結(jié)構(gòu)模型，運(yùn)用Altera公司的MAX7000s系列芯片，依托綜合實(shí)驗(yàn)板，運(yùn)用狀態(tài)機(jī)實(shí)現(xiàn)了微機(jī)指令系統(tǒng)。其指令的分析和執(zhí)行過程與微機(jī)中的CPU相似，能完成簡單的算數(shù)運(yùn)算和邏輯運(yùn)算。

二、設(shè)計(jì)與實(shí)現(xiàn)。(一)、簡易4位CPU的基本結(jié)構(gòu)單元。1）程序計(jì)數(shù)器；2）輸入與MAR(Memory Access Register)；3）16×8RAM；4）指令寄存器；5）累加器(Accumulator)；6）二進(jìn)制顯示(Binary Display)；7）B寄存器(B Register)；8）輸出寄存器(Output Register)；9）運(yùn)算器(Calculater)

（二）、尋址方式介紹。本設(shè)計(jì)中的4位CPU指令共有8個且可分為兩種類型，如下表：

對狀態(tài)機(jī)的主要部分的描述和注釋：IF(clk'event AND clk='0')THEN--時鐘下降沿觸發(fā)

IF(run='1')THEN--如果CPU運(yùn)行信號為

CASE pstate IS

WHEN s0=>nstate

f1:=true;--標(biāo)志f1置true

IF(breg="00000000")THEN--如果B寄存器值為0

mar

END IF;

WHEN s1=>nstate

IF(breg="00000000")THEN--如果B寄存器值為0

IF(flag=true)THEN --標(biāo)志為true

pc

flag:=false;--標(biāo)志flag置false

END IF;--如果不滿足條件，是因?yàn)檎龍?zhí)行多次移位的指令

END IF;--只有移位完才能執(zhí)行下一條指令，所以程序計(jì)數(shù)器數(shù)值不變

（四）、簡易4位CPU功能仿真（加法）。以下是計(jì)算10+15+17-20=1C（十六進(jìn)制加減計(jì)算）的VHDL源程序，這部分將寫入ROM中：ARCHITECTURE rtl OF ROM16x8_1 IS

BEGIN

dataout

"00011010" WHEN (address="0001" AND ce='0') ELSE

"00011011" WHEN (address="0010" AND ce='0') ELSE

"00101100" WHEN (address="0011" AND ce='0') ELSE

"11100000" WHEN (address="0100" AND ce='0') ELSE

"11110000" WHEN (address="0101" AND ce='0') ELSE

"00010000" WHEN (address="1001" AND ce='0') ELSE

"00010101" WHEN (address="1010" AND ce='0') ELSE

"00010111" WHEn (address="1011" AND ce='0') ELSE

"00100000" WHEN (address="1100" AND ce='0') ELSE

"00000000";

END ARCHITECTURE rtl;

10+15+17-20=1C（十六進(jìn)制加減計(jì)算）仿真波形圖如下：

總結(jié)：采用自頂向下的設(shè)計(jì)方法，將復(fù)雜的CPU有效劃分位狀態(tài)機(jī)模型再進(jìn)行設(shè)計(jì)和編程，并用QuartusII軟件進(jìn)行了仿真，最終在MAX7000s綜合電路板上驗(yàn)證通過，很好地模擬了CPU的工作過程。但此設(shè)計(jì)亦有不足之處：1.沒有直接實(shí)現(xiàn)除法；2.算數(shù)沒有優(yōu)先級。另外，綜合開發(fā)板上的MAX7000s系列性能過低也是制約設(shè)計(jì)復(fù)雜的數(shù)字電路障礙之一。

作者單位：北京郵電大學(xué)電信工程學(xué)院

作者簡介：吉祥（1986年-），男，漢族，上海長寧區(qū)人，北京郵電大學(xué) 電信工程學(xué)院2005級電子信息工程本科生。

參考文獻(xiàn)：

[1]張亦華,延明.數(shù)字電路EDA入門――VHDL程序?qū)嵗痆M].北京.北京郵電大學(xué)出版社.2002

[2]姜立東.VHDL語言程序設(shè)計(jì)及應(yīng)用[M].北京:北京郵電大學(xué)出版社.2004

vhdl語言范文第3篇

關(guān)鍵詞:步進(jìn)電機(jī);FPGA;控制

中圖分類號:V233.7+3文獻(xiàn)標(biāo)識碼:A文章編號:1009-3044(2009)25-7300-03

Based on VHDL the Development of Stepper Motor Controller

HAN Tuan-jun

(Shaanxi University of Technology, Hanzhong 723000, China)

Abstract: In this paper, a divided driving circuit for stepping motor controlled by FPGA is put forward, based on the analysis of the principle of stepping motor divided driving. In the design,hardware description language(VHDL) is used to describe the functional module of the stepper motor controller. Through compiling and simulation under the MAX+plusII, we can complete the design of the stepper motor controller.

Key words: stepper motor controller;FPGA; control

步進(jìn)電機(jī)是一種將電脈沖轉(zhuǎn)化為角位移的執(zhí)行機(jī)構(gòu),它結(jié)構(gòu)簡單、工作可靠,能將數(shù)字的電脈沖輸入直接轉(zhuǎn)換為模擬的輸出軸運(yùn)動。步進(jìn)電機(jī)作為執(zhí)行元件,是機(jī)電一體化的關(guān)鍵產(chǎn)品之一,廣泛應(yīng)用于各種自動化控制系統(tǒng)中。

1 步進(jìn)電機(jī)控制器的總體設(shè)計(jì)

采用FPGA器件對步進(jìn)電機(jī)進(jìn)行控制,利用FPGA中的嵌入式EAB,可以構(gòu)成存放電機(jī)各相電流所需的控制波形數(shù)據(jù)。利用FPGA設(shè)計(jì)的數(shù)字比較器可以同步產(chǎn)生多路PWM電流波形,對多相步進(jìn)電機(jī)進(jìn)行靈活控制。通過改變控制波形的數(shù)據(jù)、增加計(jì)數(shù)器的位數(shù),可以提高計(jì)數(shù)器的精度,從而可以對步進(jìn)電機(jī)轉(zhuǎn)角進(jìn)行任意角度細(xì)分,實(shí)現(xiàn)步進(jìn)電機(jī)轉(zhuǎn)角的精確控制。此次設(shè)計(jì)采用的是四相步進(jìn)電機(jī),利用FPGA器件,通過VHDL編程仿真,對電機(jī)進(jìn)行步距角細(xì)分,轉(zhuǎn)速及其正反轉(zhuǎn)控制。其細(xì)分控制框圖如圖1所示。

2 設(shè)計(jì)原理

2.1 步進(jìn)電機(jī)的工作原理

該步進(jìn)電機(jī)為一四相步進(jìn)電機(jī),采用單極性直流電源供電。只要對步進(jìn)電機(jī)的各相繞組按合適的時序通電,就能使步進(jìn)電機(jī)步進(jìn)轉(zhuǎn)動。圖2是該四相反應(yīng)式步進(jìn)電機(jī)工作原理示意圖。

開始時,開關(guān)SB接通電源,SA、SC、SD斷開,B相磁極和轉(zhuǎn)子0、3號齒對齊,同時,轉(zhuǎn)子的1、4號齒就和C、D相繞組磁極產(chǎn)生錯齒,2、5號齒就和D、A相繞組磁極產(chǎn)生錯齒。當(dāng)開關(guān)SC接通電源,SB、SA、SD斷開時,由于C相繞組的磁力線和1、4號齒之間磁力線的作用,使轉(zhuǎn)子轉(zhuǎn)動,1、4號齒和C相繞組的磁極對齊。而0、3號齒和A、B相繞組產(chǎn)生錯齒,2、5號齒就和A、D相繞組磁極產(chǎn)生錯齒。依次類推,A、B、C、D四相繞組輪流供電,則轉(zhuǎn)子會沿著A、B、C、D方向轉(zhuǎn)動。

2.2 步進(jìn)電機(jī)控制器的設(shè)計(jì)原理

2.2.1 步進(jìn)電機(jī)細(xì)分驅(qū)動原理

步進(jìn)電機(jī)的驅(qū)動是靠給步進(jìn)電機(jī)的各相勵磁繞組輪流通以電流,實(shí)現(xiàn)步進(jìn)電機(jī)內(nèi)部磁場合成方向的變化來使步進(jìn)電機(jī)轉(zhuǎn)動的。設(shè)TA、TB、TC、TD為步進(jìn)電機(jī)A、B、C、D四相勵磁繞組分別通電時產(chǎn)生的磁場矢量,TAB、TBC、TCD、TDA為步進(jìn)電機(jī)中AB、BC、CD、DA兩相同時通電產(chǎn)生的合成磁場矢量。當(dāng)給步進(jìn)電機(jī)的A、B、C、D四相輪流通電時,步進(jìn)電機(jī)的內(nèi)部磁場從TA-TB-TC-TD,即磁場產(chǎn)生了旋轉(zhuǎn)。一般情況下,當(dāng)步進(jìn)電機(jī)內(nèi)部磁場變化一周(360°)時,電機(jī)的轉(zhuǎn)子轉(zhuǎn)過以個齒距,因此,步進(jìn)電機(jī)的步距角θB可表示為:

θB=θM/Nr

式中Nr為步進(jìn)電機(jī)的轉(zhuǎn)子齒數(shù);θM為步進(jìn)電機(jī)運(yùn)動時兩相鄰穩(wěn)定磁場間的夾角。θM與電機(jī)的相數(shù)(M)和電機(jī)的運(yùn)行拍數(shù)有關(guān)。當(dāng)電機(jī)以單四拍方式運(yùn)動時,θM=90°;當(dāng)電機(jī)以四相八拍的方式運(yùn)行時,θM=45°。和單四拍方式相比,θM和θB都減小了一半,實(shí)現(xiàn)了步距角的二細(xì)分,但是在通常的步進(jìn)電機(jī)驅(qū)動線路中,由于通過各相繞組的電流是個開關(guān)量,即繞組中的電流只有零和某一額定值兩種狀態(tài),相應(yīng)的各相繞組產(chǎn)生的磁場也是個開關(guān)量,只能通過各相的通電組合來減小θM和θB。

但是,這樣可達(dá)到的細(xì)分?jǐn)?shù)很有限。以四相反應(yīng)式步進(jìn)電機(jī)為例,最多只能實(shí)現(xiàn)二細(xì)分,對于相數(shù)較多的步進(jìn)電機(jī)可達(dá)到的細(xì)分?jǐn)?shù)稍大一些,但是也很有限。因此要使可達(dá)到的細(xì)分?jǐn)?shù)較大,就必須能控制步進(jìn)電機(jī)各相勵磁繞組中的電流,使其按階梯上升或下降,即在零到最大值相電流之間能喲多個穩(wěn)定的中間電流狀態(tài),相應(yīng)的磁場矢量幅值也就存在多個中間狀態(tài),這樣,相鄰兩相或多相的合成磁場的方向也將由多個中間狀態(tài)。四相步進(jìn)電機(jī)八細(xì)分時的各相電流以1/4的步距上升或下降的,在兩相TA、TB中間插入七個穩(wěn)定的中間狀態(tài),原來一步所轉(zhuǎn)過的角度θM將由八步完成,實(shí)現(xiàn)步距角的八細(xì)分。

2.2.2 步距細(xì)分的系統(tǒng)構(gòu)成

該系統(tǒng)是由PWM計(jì)數(shù)器、ROM地址計(jì)數(shù)器、PWM波形ROM存儲器、比較器、功放電路等組成。其中,PWM計(jì)數(shù)器在脈寬時鐘作用下遞增計(jì)數(shù),產(chǎn)生階梯型上升的周期性的鋸齒波,同時加載到個數(shù)字比較器的一端;PWM波形ROM輸出的數(shù)據(jù)A[3..0]、B[3..0]、C[3..0]、D[3..0]分別加載到各數(shù)字比較器的另一端,當(dāng)PWM計(jì)數(shù)器的值小于波形ROM輸出數(shù)值時,比較其輸出低電平;當(dāng)PWM計(jì)數(shù)器的計(jì)數(shù)值大于波形ROM輸出數(shù)值時,比較其輸出高電平,由此可輸出周期性的PWM波形。根據(jù)步進(jìn)電機(jī)八細(xì)分電流波形的要求,將各個時刻細(xì)分電流波形所對應(yīng)的數(shù)值存放于波形ROM中,波形ROM的地址由地址計(jì)數(shù)器產(chǎn)生。通過對地址計(jì)數(shù)器進(jìn)行控制,可以改變步進(jìn)電機(jī)的旋轉(zhuǎn)方向、轉(zhuǎn)動速度、工作/停滯狀態(tài)。FPGA產(chǎn)生的PWM信號控制各功率驅(qū)動電路的導(dǎo)通和關(guān)斷,其中PWM信號隨ROM數(shù)據(jù)而變化,改變輸出信號的占空比,達(dá)到限流及細(xì)分控制,最終使電機(jī)繞組呈現(xiàn)階梯型變化,從而實(shí)現(xiàn)步距細(xì)分的目的。

輸出細(xì)分電流信號采用FPGA中ROM查表法,他是通過在不同地址單元內(nèi)寫入不同的PWM數(shù)據(jù),用地址選擇來實(shí)現(xiàn)不同通電方式下的可變步距細(xì)分。

3 步進(jìn)電機(jī)的仿真波形及分析

u_d為步進(jìn)電機(jī)正/反轉(zhuǎn)控制,clr為步進(jìn)電機(jī)的工作/停止控制,clk2為步進(jìn)電機(jī)轉(zhuǎn)動速度控制,Y0,Y1,Y2,Y3分別對應(yīng)步進(jìn)電機(jī)的A,B,C,D四相電流,s端為選擇細(xì)分控制。

1)當(dāng)clr端為1時步進(jìn)電機(jī)控制器停止工作,其工作時序仿真波形如圖3所示。

通過仿真波形可以看出:當(dāng)clr=1時,控制器的控制器的各個端口都停留在初始狀態(tài),這表示控制器處于停止?fàn)顟B(tài)。

2)當(dāng)clr端口為0時步進(jìn)電機(jī)開始工作。

A:當(dāng)u_d=1時步進(jìn)電機(jī)正轉(zhuǎn),設(shè)定clk周期為50ns,clk2周期為400ns。由s端控制步進(jìn)電機(jī)是否進(jìn)行細(xì)分操作的控制,s=1時表示進(jìn)行細(xì)分操作,s=0時表示步進(jìn)電機(jī)不進(jìn)行細(xì)分操作。其仿真波形圖分別如圖4,圖5。

B:當(dāng)u_d=0時步進(jìn)電機(jī)反轉(zhuǎn),s=1時表示步進(jìn)電機(jī)進(jìn)行細(xì)分操作,s=0時表示步進(jìn)電機(jī)不進(jìn)行細(xì)分操作。設(shè)定clk周期為50ns,clk2周期為400ns。其仿真波形圖分別如圖6,圖7。

通過對圖4、圖5的分析不難理解圖6、圖7的工作過程。

圖6由于u_d=0,s=1,步進(jìn)電機(jī)進(jìn)行反向細(xì)分運(yùn)動,即由A-AD-D-DC的運(yùn)動。

圖7進(jìn)行的是無細(xì)分反向運(yùn)動,即A-D-C-B-A的運(yùn)動過程。其輸出數(shù)據(jù)X[3..0]由0011B-1001B-1100B-0110B進(jìn)行變化。

C:當(dāng)改變clk2時可以控制步進(jìn)電機(jī)轉(zhuǎn)動的速度,設(shè)定clk為50ns,u_d=1,clr=0,s=0,

① 令clk2為400ns其仿真波形如圖8。

② 令clk2為200ns時其仿真波形如圖9。

由以上兩個圖對比可知通過減小clk2的周期,步進(jìn)電機(jī)控制器的運(yùn)行速度明顯加快了,同樣可以改變clk2的周期使步進(jìn)電機(jī)控制器的運(yùn)行速度減慢。通過以上對步進(jìn)電機(jī)的仿真的分析,該設(shè)計(jì)實(shí)現(xiàn)了對步進(jìn)電機(jī)的各種基本控制。

參考文獻(xiàn):

[1] 潘松,黃繼民. EDA技術(shù)實(shí)用教程[M]. 北京:科學(xué)出版社,2005.

[2] 高鐘毓. 機(jī)電控制工程[M]. 北京:清華大學(xué)出版社,2002.

[3] 劉寶延,程樹康. 步進(jìn)電機(jī)及驅(qū)動控制系統(tǒng)[M]. 哈爾濱:哈爾濱工業(yè)大學(xué)出版社,1997.

[4] 王季秩,陳景華.電機(jī)實(shí)用技術(shù)[M]. 上海:上?？萍技夹g(shù)出版社,1997.

vhdl語言范文第4篇

關(guān)鍵詞 肝炎 乙型 慢性 肝炎e抗原 乙型 DNA ALT

慢性乙型肝炎包括HBeAg陽性與HBeAg陰性慢性乙型肝炎。近年臨床和基礎(chǔ)研究表明，HBeAg陰性慢性乙型肝炎在慢性乙型肝炎中所占相對比例逐年上升[1，2]，約占我國慢性乙型肝炎總數(shù)的1/3[3]。作為慢性乙型肝炎中的一個特殊亞群，其在流行病學(xué)、發(fā)病機(jī)制、自然病程、臨床表現(xiàn)、抗病毒治療方案、預(yù)后等方面與HBeAg陽性慢性乙型肝炎不同[4]，已成為肝炎研究中的熱點(diǎn)之一。本研究通過對HBeAg陰性與HBeAg陽性慢性乙型肝炎患者血清HBV-DNA病毒載量與ALT水平的對照研究，探討HBeAg陰性慢性乙型肝炎患者血清HBV-DNA病毒載量和ALT水平之間的相關(guān)性。

1 對象與方法

1.1 研究對象

248例慢性乙型肝炎病例來自2011年2月-2012年6月在淮安市第四人民醫(yī)院住院及門診患者。慢性乙型肝炎的診斷參考《慢性乙型肝炎防治指南（2010年版）》[5]。所有患者6個月內(nèi)未接受過抗病毒治療，排除合并其他嗜肝病毒感染、嗜酒、使用肝毒性藥物、自身免疫性肝病和代謝性肝病等。

1.2 研究方法

采用回顧性研究的方法，以HBeAg陽性慢性乙型肝炎病例為對照，分析HBeAg陰性慢性乙型肝炎患者血清HBV-DNA載量與ALT水平之間的關(guān)系。血清乙型肝炎病毒標(biāo)志物（HBsAg、抗-HBs、HBeAg、抗-HBe、抗-HBc）檢測：采用ELISA法檢測，檢測試劑盒由上?？迫A公司提供，操作嚴(yán)格按照說明書進(jìn)行；血清HBV DNA檢測：采用熒光定量聚合酶鏈反應(yīng)（FQ-PCR）技術(shù)，運(yùn)用美國ABI公司PE5700全自動熒光定量PCR系統(tǒng)，檢測試劑盒由廣州達(dá)安生物有限公司提供，檢測靈敏度300拷貝/mL，

按說明書操作，有效期內(nèi)使用，>1×103拷貝/mL為陽性；血清ALT檢測：采用東芝TBA-120FR型全自動生化分析儀檢測，檢測試劑盒由上海東菱診斷用品有限公司提供，操作嚴(yán)格按照說明書進(jìn)行。

1.3 統(tǒng)計(jì)學(xué)方法

數(shù)據(jù)采用SPSS18.0統(tǒng)計(jì)學(xué)軟件進(jìn)行統(tǒng)計(jì)分析，計(jì)量資料用均數(shù)±標(biāo)準(zhǔn)差（x±s）表示，2組樣本均數(shù)比較用t檢驗(yàn)，雙向有序分類資料用Spearman等級法進(jìn)行分析。

2 結(jié)果

2.1 2組一般資料的比較

248例慢性乙型肝炎患者分2組，即HBeAg陰性慢性乙型肝炎組（HBeAg陰性組）和HBeAg陽性慢性乙型肝炎組（HBeAg陽性組）。HBeAg陰性組122例，占41.20%，HBeAg陽性組126例，占50.80%。HBeAg陰性組和HBeAg陽性組患者平均年齡分別為（ 42.8±14.9）歲、（31.2±13.3）歲，2組一般資料差異無顯著性，具有可比性。

2.2 2組患者血清HBV-DNA病毒載量與ALT水平的比較（x±s）

HBeAg陰性組和HBeAg陽性組血清HBV-DNA病毒載量分別為5.37±1.00lg拷貝/mL、5.92±1.15lg拷貝/mL（P

2.3 HBeAg陰性組血清HBV-DNA病毒載量與ALT水平的相關(guān)性

122例HBeAg陰性慢性乙型肝炎患者血清HBV-DNA病毒載量與ALT水平呈正相關(guān)（見表2）。

3 討論

HBeAg陰性慢性乙型肝炎的發(fā)病分子機(jī)制主要為HBV-DNA前C區(qū)和（或）C區(qū)基本核心啟動子（BPC）發(fā)生變異，導(dǎo)致HBeAg表達(dá)水平低下或不表達(dá)[6]。該種肝炎診斷須滿足以下條件[5]：（1）既往有乙型肝炎病史或HBsAg陽性超過6個月；（2）血清HBsAg陽性，HBeAg持續(xù)陰性，抗-HBe陽性或陰性；（3）HBV-DNA陽性；（4）ALT持續(xù)或反復(fù)異常，或肝組織學(xué)檢查有肝炎病變。具有以上條件，并排除其他肝炎病毒感染（如丁型肝炎病毒、丙型肝炎病毒等）以及藥物、酒精等影響因素，HBeAg陰性慢性乙型肝炎診斷成立。

雖然與HBeAg陽性慢性乙型肝炎相比，HBeAg陰性慢性乙型肝炎無特征性臨床表現(xiàn)，但Chu等[7]研究表明，HBeAg陰性慢性乙型肝炎血清HBV DNA病毒載量和ALT水平較HBeAg陽性慢性乙型肝炎明顯低下。本研究顯示，HBeAg陰性組與HBeAg陽性組血清HBV-DNA病毒載量分別為5.37±1.00 lg拷貝/mL、5.92±1.15 lg拷貝/mL（t=3.97，P

多項(xiàng)研究表明，HBeAg陰性慢性乙型肝炎血清HBV-DNA病毒載量與肝組織炎癥嚴(yán)重程度呈正相關(guān)[9，10]，而要準(zhǔn)確了解肝組織損害程度，必須進(jìn)行肝活檢。由于肝活檢是一種創(chuàng)傷性檢查，操作上有一定風(fēng)險(xiǎn)，患者依從性差，加之重復(fù)操作難度大，以及大部分基層醫(yī)院條件所限，要求對所有HBeAg陰性慢性乙型肝炎患者開展肝活檢不現(xiàn)實(shí)。而血清ALT水平是反應(yīng)肝組織炎癥壞死的較為可靠的敏感指標(biāo)[11]，故對于因多種因素，難以開展肝活檢的HBeAg陰性慢性乙型肝炎患者，定期監(jiān)測血清HBV-DNA病毒載量和ALT水平，可實(shí)時掌握HBV-DNA復(fù)制水平和肝組織炎癥壞死程度，及時采取有效的抗病毒治療等措施，減輕肝細(xì)胞炎癥壞死，延緩和減少肝臟失代償、肝硬化、肝癌及并發(fā)癥，具有十分重要的臨床意義。

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vhdl語言范文第5篇

關(guān)鍵詞：EDA；自頂向下；VHDL；交通信號燈

中圖分類號:TP311文獻(xiàn)標(biāo)識碼：A 文章編號：1009-3044(2008)15-21050-04

Implementation of Traffic Signal Lights Based on VHDL

LUO Hai-tao

(School of Informatics,Guangdong University of Foreign Studies,Guangzhou 510420,China)

Abstract:EDA integrates the latest technologies of modern Electronics and Computer Science,its design adopts top down methodology,and hardware description language is used to design electronic circuit in EDA;VHDL becomes one of the most popular hardware description language because of its strong ability of modeling and syntheses.Designed traffic signal lights based on VHDL.

Key words:EDA(Electronics Design Automation);Top down;VHDL;Traffic Signal Lights

1 引言

硬件描述語言（HDL，Hardware Description Language）至今約有40余年的歷史，現(xiàn)在已成功地應(yīng)用于ASIC自動設(shè)計(jì)的模擬驗(yàn)證和綜合優(yōu)化等方面。其特點(diǎn)是借鑒高級語言的功能特性對電路的行為與結(jié)構(gòu)進(jìn)行高度抽象化、規(guī)范化的形式描述，并對設(shè)計(jì)進(jìn)行不同層次，不同領(lǐng)域的模擬驗(yàn)證與綜合優(yōu)化等處理，使設(shè)計(jì)過程達(dá)到高度自由化。

VHDL語言全稱是“超高速集成電路硬件描述語言”（Very High Speed Integrated Circuit Hardware Description Language），1982年被研發(fā)出來以。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言，并公布了VHDL的IEEE-1076版（87版）。1993年IEEE對VHDL進(jìn)行修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展了VHDL的內(nèi)容，公布了新的VHDL版本，即IEEE標(biāo)準(zhǔn)的1076-1993版本（93版）。VHDL語言描述能力強(qiáng)，覆蓋了邏輯設(shè)計(jì)的諸多領(lǐng)域和層次，大大簡化了硬件設(shè)計(jì)任務(wù)，提高設(shè)計(jì)的可靠性?；赩HDL語言的設(shè)計(jì)方法得到了廣泛的應(yīng)用，VHDL語言已成為硬件描述語言的工業(yè)標(biāo)準(zhǔn)。

2 EDA技術(shù)與VHDL語言

EDA 技術(shù)是90年代迅速發(fā)展起來的，是現(xiàn)代電子設(shè)計(jì)的最新技術(shù)潮流，是綜合現(xiàn)代電子技術(shù)和計(jì)算機(jī)技術(shù)的最新研究成果，是從事電子線路設(shè)計(jì)與分析的一門技術(shù)，包括電子線路的設(shè)計(jì)、計(jì)算機(jī)模擬仿真和電路分析、印制電路板的自動化設(shè)計(jì)三個方面的內(nèi)容。

進(jìn)入21世紀(jì)后，EDA技術(shù)得到了更大的發(fā)展，突出表現(xiàn)在以下幾個方面：(1)使電子設(shè)計(jì)成果以自主知識產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能；(2)在仿真和設(shè)計(jì)兩方面支持標(biāo)準(zhǔn)硬件描述語言的功能強(qiáng)大的EDA軟件不斷推出；(3)電子技術(shù)全方位納入EDA領(lǐng)域；(4)EDA使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容。傳統(tǒng)的電子產(chǎn)品的設(shè)計(jì)必須經(jīng)過設(shè)計(jì)方案的提出、電原理圖設(shè)計(jì)、初步驗(yàn)證、樣機(jī)制作、小批量試制、大批量生產(chǎn)等幾個過程。對于電子產(chǎn)品設(shè)計(jì)工程師而言，必須保證理論設(shè)計(jì)、初步驗(yàn)證兩個過程完全正確，才能按電路原理圖繪制成電路板圖，并進(jìn)行進(jìn)一步的生產(chǎn)。

傳統(tǒng)的電子產(chǎn)品的設(shè)計(jì)通常采用自底向上(Bottom Up)電路設(shè)計(jì)方法，即首先根據(jù)系統(tǒng)對硬件的要求，寫出詳細(xì)的技術(shù)規(guī)格書，畫出系統(tǒng)的控制流程圖；其次，根據(jù)技術(shù)規(guī)格書和控制流程圖，對系統(tǒng)功能進(jìn)行細(xì)化，合理劃分功能模塊，畫出系統(tǒng)的功能框圖；然后，對各個功能模塊進(jìn)行細(xì)化和電路設(shè)計(jì)；最后，將各個功能模塊的硬件電路連接起來再進(jìn)行系統(tǒng)地調(diào)試，最后完成整個系統(tǒng)的硬件設(shè)計(jì)。手工設(shè)計(jì)方法的缺點(diǎn)是：(1)復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難；(2)如果某一過程存在錯誤，查找和修改十分不便；(3)設(shè)計(jì)過程中產(chǎn)生大量文檔，不易管理；(4)對于集成電路設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)過程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差；(5)只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)測。

基于EDA技術(shù)的設(shè)計(jì)則采用自頂向下的設(shè)計(jì)方法。

(1)采用可以完全獨(dú)立于目標(biāo)器件芯片物理結(jié)構(gòu)的硬件描述語言，在系統(tǒng)的基本功能或行為級上對設(shè)計(jì)的產(chǎn)品進(jìn)行描述和定義，結(jié)合多層次的仿真技術(shù)，在確保設(shè)計(jì)的可行性與正確性的前提下，完成功能確認(rèn)；

(2)利用EDA工具的邏輯綜合功能，把功能描述轉(zhuǎn)換成某一具體目標(biāo)芯片的網(wǎng)表文件，并將它輸出到該器件廠商的布局布線適配器，進(jìn)行邏輯映射及布局布線；

(3)利用產(chǎn)生的仿真文件進(jìn)行功能和時序驗(yàn)證，以確保實(shí)際系統(tǒng)的性能。

自頂向下方法的優(yōu)點(diǎn)是：頂層功能描述完全獨(dú)立于目標(biāo)器件的結(jié)構(gòu)，在設(shè)計(jì)的最初階段，設(shè)計(jì)人員可不受芯片結(jié)構(gòu)的約束，集中精力對產(chǎn)品進(jìn)行最適應(yīng)市場需求的設(shè)計(jì)，從而避免了傳統(tǒng)設(shè)計(jì)方法中的再設(shè)計(jì)風(fēng)險(xiǎn)，縮短了產(chǎn)品的上市周期；設(shè)計(jì)成果的再利用得到保證；由于采用的是結(jié)構(gòu)化開發(fā)方法，因此確認(rèn)主系統(tǒng)基本結(jié)構(gòu)后，可以實(shí)現(xiàn)多人多任務(wù)的并行工作方式，提高系統(tǒng)的設(shè)計(jì)規(guī)模和效率；在選擇目標(biāo)器件的類型、規(guī)模、硬件結(jié)構(gòu)等方面具有更大的自由度。

EDA技術(shù)通常采用硬件描述語言進(jìn)行電子電路設(shè)計(jì)，EDA技術(shù)主要特點(diǎn)是：(1)采用硬件描述語言作為設(shè)計(jì)輸入；(2)庫(Library)的引入；(3)設(shè)計(jì)文檔的管理；(4)強(qiáng)大的系統(tǒng)建模、電路仿真功能；(5)具有自主知識產(chǎn)權(quán)；(6)開發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及IP核的可利用性；(7)適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案；(8)全方位地利用計(jì)算機(jī)自動設(shè)計(jì)、仿真和測試技術(shù)；(9)對設(shè)計(jì)者的硬件知識和硬件經(jīng)驗(yàn)要求低；(10)高速性能好；(11)純硬件系統(tǒng)的高可靠性。

目前常用的用于EDA技術(shù)的硬件描述語言有：ABEL-HDL；Verilog HDL：IEEE 1364-1995，2001；VHDL(Very High Speed Integrated Circuit Hardware Description Language)： IEEE 1076-1993。其中VHDL語言以其強(qiáng)大的行為建模、結(jié)構(gòu)建模、寄存器傳輸級描述以及邏輯綜合功能成為EDA技術(shù)中應(yīng)用最廣泛的硬件描述語言之一。

3 VHDL建模方法

VHDL建模方法一般有行為建模、結(jié)構(gòu)建模、寄存器傳輸級描述等方式。VHDL具有強(qiáng)大的行為描述能力，成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。行為描述避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)。VHDL豐富的仿真功能和庫函數(shù)可以在系統(tǒng)的設(shè)計(jì)早期階段查驗(yàn)系統(tǒng)功能的可行性，并對設(shè)計(jì)進(jìn)行仿真模擬。分解大規(guī)模設(shè)計(jì)和已有設(shè)計(jì)的再利用，這是由VHDL的行為描述能力和程序結(jié)構(gòu)決定的。用VHDL完成設(shè)計(jì)后，可以用多種EDA工具進(jìn)行邏輯綜合和優(yōu)化，VHDL對設(shè)計(jì)的描述具有相對獨(dú)立性。行為建模是一種抽象描述，不是對具體電路結(jié)構(gòu)的描述，是對設(shè)計(jì)實(shí)體整體功能的描述，是高層次的概括。對系統(tǒng)進(jìn)行行為描述目的：在系統(tǒng)設(shè)計(jì)的初始階段通過對系統(tǒng)行為描述的仿真發(fā)現(xiàn)設(shè)計(jì)中存在的問題；行為描述階段不考慮用具體硬件去實(shí)現(xiàn)實(shí)際的操作和算法，主要檢驗(yàn)系統(tǒng)的結(jié)構(gòu)以及工作過程能否達(dá)到系統(tǒng)設(shè)計(jì)的要求。

行為建模主要使用函數(shù)、過程和進(jìn)程，采用行為建模的方法設(shè)計(jì)的VHDL語言程序一般不能進(jìn)行綜合，必須先使用EDA工具在行為級上進(jìn)行仿真，確認(rèn)無誤后再將程序改為結(jié)構(gòu)建?；蛘邤?shù)據(jù)流建模的VHDL語言程序，然后再進(jìn)行綜合。行為建模意義在于對復(fù)雜的、多層次的系統(tǒng)來說，行為建模使設(shè)計(jì)者在早期發(fā)現(xiàn)錯誤，并且確定設(shè)計(jì)是否合理。

結(jié)構(gòu)建模是指在層次化設(shè)計(jì)中，高層次(頂層)模塊調(diào)用低層次模塊、基本邏輯門或者基本邏輯單元來組成復(fù)雜數(shù)字電路或系統(tǒng)，例如一位全加器可以由一位半加器和或門構(gòu)成，在進(jìn)行結(jié)構(gòu)建模時，可以先建立半加器和或門模塊，包裝入庫，再調(diào)用這些模塊建立全加器。這里，全加器是頂層模塊，半加器和或門是底層模塊，所以，結(jié)構(gòu)化描述體現(xiàn)了層次化設(shè)計(jì)思想。

寄存器傳輸級描述RTL(Register Transfer Level)，其設(shè)計(jì)實(shí)體的描述按照從信號到信號的數(shù)據(jù)流形式，或者叫“數(shù)據(jù)流描述方式”。根據(jù)RTL描述，可以導(dǎo)出系統(tǒng)的邏輯表達(dá)式并進(jìn)行邏輯綜合，是ED設(shè)計(jì)中經(jīng)常采用的描述方法。行為方式描述的系統(tǒng)結(jié)構(gòu)程序抽象度高，很難直接映射到具體的硬件，必須先轉(zhuǎn)換為RTL方式描述的VHDL語言程序。

邏輯綜合是針對給定的電路功能和實(shí)現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類型等，通過計(jì)算機(jī)進(jìn)行優(yōu)化處理，獲得滿足要求的電路設(shè)計(jì)方案。邏輯綜合的依據(jù)是邏輯設(shè)計(jì)的描述和各種約束條件；邏輯綜合的結(jié)果是一個硬件電路的實(shí)現(xiàn)方案，該方案必須同時滿足預(yù)期的功能和約束條件。滿足要求的方案可能有多個，但邏輯綜合器將產(chǎn)生一個最優(yōu)或接近最優(yōu)的結(jié)果，該結(jié)果和邏輯綜合器的工作性能有關(guān)。

4 系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)

本系統(tǒng)在Altera公司的Max+ Plus II 10.0 BASELINE軟件下用VHDL語言設(shè)計(jì)實(shí)現(xiàn)，操作系統(tǒng)環(huán)境為Windows XP version 5.1.2600。系統(tǒng)采用自頂向下的設(shè)計(jì)方法，首先把系統(tǒng)按功能分解成4個模塊：controller、display、fenwei以及frequency。分別設(shè)計(jì)4個模塊，然后再調(diào)用它們構(gòu)成整個系統(tǒng)。系統(tǒng)頂層采用圖形方法設(shè)計(jì)，如圖1所示。

4個底層模塊則采用VHDL語言設(shè)計(jì)，其中Controller的接口代碼為：

Entity Controller Is

Port

(Clock:In Std_Logic;

Reset:In Std_Logic;

Hold:In Std_Logic;

Flash:Out Std_Logic;

NumA,NumB:Out Integer Range 0 To 25;

RedA,GreenA,YellowA:Out Std_Logic;

RedB,GreenB,YellowB:Out Std_Logic

);

Frequency模塊的接口代碼為：

Entity Frequency Is

Port

(Clk10Hz: In Std_Logic;

Clk1Hz:Out Std_Logic

);

End;

Display模塊的接口代碼為：

Entity Display Is

Port( Clock:InStd_Logic;

Flash:In Std_Logic;

Qin:In Std_Logic_Vector(3 Downto 0);

Display:Out Std_Logic_Vector(0 to 6));

End;

Fenwei模塊的接口代碼為：

Entity Fenwei Is

Port

(Clock:In Std_Logic;

Numin:In Integer Range 0 To 25;

NumA,NumB:Out Integer Range 0 To 9

);

End;

編譯后運(yùn)行結(jié)果如圖2所示。

5 結(jié)束語

VHDL是一種功能非常強(qiáng)大的硬件描述語言，主要用于描述數(shù)子系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。VHDL借鑒了高級語言的特點(diǎn)，可以將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體，（可以是一個元件、一個電路模塊或一個系統(tǒng)）分成外部（可視部分即端口）和內(nèi)部（不可見部分），即設(shè)計(jì)實(shí)體的內(nèi)部功能和算法完成部分。在對一個設(shè)計(jì)實(shí)體定義了外部界面后，只要其內(nèi)部開發(fā)完成，其他的設(shè)計(jì)就可以直接調(diào)用這個實(shí)體。

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